伊利諾大學厄巴納-香檳分校的工程師們開發出一種創新的晶片垂直堆疊技術，透過低溫鍵合奈米級矽薄膜，成功克服了傳統製程的溫度限制，使晶片能像建築樓層般堆疊，為延續摩爾定律、滿足人工智慧對運算效能的龐大需求開闢新路，台積電等業界巨頭也參與了這項研究。
為因應傳統晶片微縮技術面臨物理極限，全球工程師正積極尋求新的效能提升之道。美國伊利諾大學厄巴納-香檳分校（University of Illinois Urbana-Champaign）的材料科學家 Qing Cao 及其團隊，近期在《自然》（Nature）期刊發表了一項晶片垂直堆疊技術突破，有望為電腦運算效能帶來顯著提升。
長久以來，電腦運算邏輯主要依賴於將微小開關不斷縮小並塞入平面矽晶片中。然而，當電晶體尺寸達到原子級別，量子力學效應開始干擾其運作，使得進一步縮小無法再帶來過去的效能增益。為此，業界已將目光轉向 3D 晶片堆疊技術，但傳統上在高溫下製造高品質單晶矽電晶體（約攝氏 1,000 度）與既有電路層（只能承受約攝氏 400 度）之間的溫度不相容性，一直是技術瓶頸。
伊利諾大學團隊透過一種創新方法繞開了這個難題。他們並非在晶片上直接在高溫下生長矽層，而是預先在高溫環境下培育出奈米級厚度（小於 10 奈米）的單晶矽薄膜。這些極薄且具機械彈性的薄膜，可以像貼膜一樣，透過約攝氏 200 度的低溫鍵合方式，精準地堆疊到已完成的電路層之上，避免高溫對底層電路的損害。此外，團隊採用「結點式電晶體」（junctionless transistor）設計，在堆疊前即將矽均勻重摻雜，省去了傳統上需要高溫摻雜的步驟。
運用這項技術，研究人員成功堆疊了三層電路，每層包含 625 個電晶體，並將它們連接成可運作的邏輯閘與記憶體單元。實驗結果顯示，在近 3,750 個裝置中，良率高達 96% 至 100%。所製造的電晶體電流可達每微米 650 微安培以上，表現與傳統高溫製程生產的電晶體相當，且遠優於替代材料的方案。這種垂直堆疊技術能將記憶體與邏輯單元之間的數據傳輸距離從數毫米縮短至數百奈米，對於數據密集型的人工智慧（AI）工作負載而言，能有效解決現有的數據傳輸瓶頸。
這項研究是在包括 IBM、英特爾（Intel）和台灣晶圓代工龍頭台積電（TSMC）等多家業界夥伴共同參與的中心內完成。該團隊目前正準備將此製程技術轉交給實際的晶圓廠，預示著其商業化應用的潛力。透過堆疊晶片層，摩爾定律即便在橫向微縮受限後，仍能繼續向上發展。當前，輝達（Nvidia）也正積極布局高效能晶片市場，其 N1X 和 N1 系列處理器結合 Arm CPU 技術與 Blackwell 2.0 GPU，展現業界對晶片整合與效能提升的強勁需求，也間接說明了晶片堆疊技術在未來高效能運算中的關鍵地位。